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2018年5月27日 (日)

DDS VFO 逓倍回路付(1.8MHz - 50MHz)

<カテゴリー:DDS

PLLを使った逓倍用ICを入手し、そのスプリアス特性も良好でしたので、作成済みのDDS VFOの中に組み込む事にしました。 (その後、後述のごとく、スプリアスは送信機には使えないレベルである事が判りました。)

PLL逓倍IC ICS501は、最少出力周波数が13MHz以上という条件がありますので、今まで10MHzは5MHzから2逓倍としていたのがNGとなりました。 従い、10MHzもDDSから直接出力させる事にし、LPFを作り代えました。

10mhzlpf

手持ちの部品から、そこそこ使える定数を決めたのが上のLPFグラフとLC定数です。 PLL ICのクロック入力レベルが3.5VPP以上必要なため、アナログ回路のゲインの調整を行い、各定数を見直しました。

回路図 DDS_multi_VFO180709.pdfをダウンロード

Dds_pll_vfotop

Dds_pll_vfo

左上がDDS VFO基板にPLL回路を追加し、PLL回路をバイパスしてDDSからのダイレクトに出力する為にリレーで信号の流れを変えています。 右上はその基板の裏側ですが、しばらく時間が経つと、判らなくなるくらい混んできました。

Dds_pll_vfoin

なんとか、シールドBOXの中に全てが収まりました。

PLL ICの逓倍倍率を指定するのは、S0とS1の2本の端子を使用しますが、この端子の入力仕様は少し特殊になっています。通常のH(5V)とL(0V)の他にトライステートモードがあり、HでもLでも無いというポジションがあります。データシートでは、Mという表示がされています。 このモードをPICマイコンで作り出すには、PICマイコンの端子を入力モードにしてやれば実現できます。 このような仕様なので、通常2本のi/oの場合、4モードしか実現できませんが、このICは9モードを実現しています。 使用可能な逓倍倍率は、2倍、3倍、4倍、5倍、6倍、8倍と、ハムが送信機を作るときとても便利です。 今回のDDS VFOには、2倍、3倍、4倍、8倍だけを使いました。

ソースコードDDS_multi_VFO_ICS501.cをダウンロード

7mhzlpfout

50mhzpllout

左上が7MHzの出力波形。LPFのカット周波数を10MHzくらいまで上げましたので、線が太く表示されています。 右上は50MHzの出力波形です。 その他のハムバンドの周波数も出力可能ですが、これほど綺麗では有りません。 当初から7MHzと50MHzのAM、CW送信機を想定していますので、他の周波数が必要になった場合、都度検討する事にします。

たちまちは、50MHz AM送信機のVFOとして使用します。 このVFOを使った50MHz用AM送信機の製作はこちらを参照下さい。

50MHz用AM送信機に使った結果、キャリア+/-240KHz付近のスプリアスと、キャリア近傍のスプリアスが新旧スプリアス規制いずれも不適合となる事が判りました。 結局このDDSとPLL逓倍ICは送信機には使えないという事が判った次第です。

Vfoout

Dds7mhzout_2

左上はDDS 6.25MHz出力をPLL ICで8逓倍したときのVFO出力。 右上は7MHz付近をDDS単体で出力した時の出力です。いずれも、送信機に要求されるスプリアスは不適合で、これらのスプリアスは後段のフィルターで取り除く事は出来ません。

このDDSの出力に現れる+/-300KHzのスプリアスについて検討を始めました。

DDS VFO AD9833 名誉挽回  に続く。

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2018年5月18日 (金)

8倍 逓倍回路

カテゴリー<6m AM >

6m AM用の終段ステージはドライバー及びプリドライバーの検討が終わりましたので、次にDDSで作られた6.25MHzの信号を8逓倍して、50MHzを得る回路の検討です。

8倍逓倍はダイオードダブラーを3段シリーズに接続して8倍を得るつもりです。 回路は以前作成した、7MHzのVXO出力を14MHzに2逓倍する回路をベースに定数を最適化して実現します。

8multi_top

8逓倍回路の回路図 6mTX_multi8.pdfをダウンロード

この回路図の各定数は50MHzを得るQ3までは、実際の値を示します。Q3から後段のプッシュプル回路はまだ実装されていません。

50Mhzで十分なゲインを得ようとすると、低周波用の2SC2712のようなftが80MHzくらいのトランジスターでは、不十分で、ftがGHz台のトラジスターが必要となってきます。 GHz台のftを有する小信号用トランジスタのVCEは12Vかそれ以下の事が多く、後日、入手で困らないように5Vの電圧で動作させ、最後にファイナルステージの必要出力0.5Wを確保するようにします。

実験回路では、12.5MHzまでは、低周波用の2SC2712ですが、25MHz以上はNXP製のftが8GHzのトランジスターを使用しています。 このトランジスタは東芝やルネサスのGHz台のトランジスターに置き換えるのは簡単です。 各逓倍段で、ダイオードの負荷抵抗とエミッタ抵抗を吟味し、ベース抵抗は可変抵抗器で最適値を求め、固定抵抗に置き換えるとい作業で完結します。

各ステージの波形を以下に示します。

625mby2a

125mby2a

左上がDDSの出力の周波数6.25MHzでQ1のコレクタ波形です。 右上が、2逓倍した12.5MHzのQ4のコレクタ波形です。

25mby10a

50mhza

50mby10a左上がさらに2逓倍して25MHzになったQ2のコレクタ波形、右上が、最後の2逓倍で50MHzになったQ3のコレクタ波形です。

左はこのQ3のコレクタ波形のスイープ時間を10倍にしたもので、周期的に振幅が変化するAM変調がかかっています。 オシロのトリガは、一定のレベルでかかりますので、拡大すると、FM変調がかかっているように見えます。 この50MHzの信号を受信機で聞いた感じはCWやFMを含めた全モードで違和感はありませんでした。

6x8multiこの波形の状態の時の周波数スペクトルを見たのが左の画像です。

確かに50MHzの信号は生成されていますが、基本波となる6.25Mhzおきに、きれいにスプリアスが生じています。 これをフィルターで除去するのは、至難の業です。 ダイオードダブラーでは、効率よく逓倍ができますが、その波形をみている限り、2倍1段が実用レベルで、今回みたいに3段もシリーズに接続すると、手の付けようが有りません。

8倍逓倍の方法は、もっとスプリアスの少ない、PLL方式に切り替える事にし、PLL8倍逓倍ICを手配する事にします。

選んだPLL ICは ONセミコン(台湾)のNB3N2302。 RSで入手出来ます。

Pllx8

Pllx8_amp

上が、このPLL ICの回路図です。 4番ピンと5番ピンをH(5V)にすると、8倍の逓倍回路として動作します。

データシートを見ながら、ピッチ変換基板と蛇の目基板上に組み立て、テスト開始。

全く動作しません。 消費電流が60mAくらいになっています。データシートではMax50mA。 異常動作です。配線が間違っているのか、何度もテスターを使いチェックしましたが、異常は有りません。 しかし、入力をゼロにすると消費電流はゼロになります。 出力端子をオシロで見ていると、かなり小さいレベルでRF信号が見え、拡大すると、ロックしていないVCOの発振波形です。 かなり悩んだ末、判った事は、入力レベル不足であったという事です。データシートでは、入力Hレベルは2V以上となっていましたので、オシロで入力レベルをチェックしたのですが、オシロのレンジの読み間違いで、実際は2Vppしかなく、これに気付かなかったのが原因でした。

入力を4Vppまで上げると、PLLの出力レベルが大きくなり、ロックし、消費電流も13mAくらいに下がります。

50MHzのSSB受信機でビート音が綺麗に聞こえます。

Pllx8_50m

Pllx8_50ma

上の左も右も50MHzで、オシロのsweepを変えただけです。 この状態でスペアナを接続してみました。

Pll50mout

Dds6mout

左上が50MHz出力のスペクトルです。右上はこのPLLの入力となるDDSの6.25MHz出力です。

50MHzのスプリアスに問題があります。50MHzのキャリアの両脇に約4MHzくらい離れてスプリアスが出ています。そのレベル差は-40dBくらいで、スプリアス規定でアウトです。 入力の6.25MHzにはこのようなスプリアスは無く、これは、PLLの内部で発生しているものです。

せっかく、ICを手配しましたが、このPLL ICは使えない事が判りました。 RSで入手可能なPLL逓倍ICでMOQが2で1個260円というIDT(USA)製のICS501というのが見つかりました。 海外在庫との事で、日曜日の夜注文して、木曜日に届きました。 今回は緊急という事でこのICのみにしましたので、送料450円により、単価は約2倍になってしまいました。

Ics501schema このICの周辺回路図です。パスコン以外何も有りません。

Ics501_50mhzout

Ics501_x850mhz

左上がエミフォロの出力波形で50MHzです。 右上は第3高調波まで見えるスペアナ画像です。センターが100MHzですから、左側の1本のスペクトルが50MHzで余計なスプリアスも、低調波も有りません。 第2、第3高調波がかなりのレベルでありますが、これは、終段のLPFで綺麗に除去できますので、全く問題有りません。

やっと8倍逓倍のVFOの目途が立ちましたので、これから、PWM変調回路の作成に移ります。

6m AM用変調回路(PWM方式) に続く。

キャリア周波数+/-500KHzのスプリアスを未確認でした。 これを確認した結果、AD9833を使ったDDS VFOとPLL逓倍ICを使ったVFOは送信機には使えない事が判りました。 

Ddsvfo_ng

左のスペクトルは、改めてDDS VFOの50MHz出力を1MHzスパンで見た状態です。 キャリアから約250KHzの周波数でスプリアスが有り、かつこのレベルが送信機のスプリアス規定を満足しません。 また、キャリア近傍のノイズ状態のスプリアスもスペックが-60dBですから、これもNGです。

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